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我干了什么 究竟拿了时间换了什么

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1. CDC(clock domain crossing) Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog https://www.zhihu.com/people/li-hong-jiang-54/posts 1.0 HANDSHAKE SYNCHRO...

青春

李大钊

https://news.ecnu.edu.cn/6e/c4/c1850a28356/page.htm https://www.bilibili.com/video/BV1A54y1s7Cj?from=search&seid=2150019430197815375 吾愿吾亲爱之青年,生于青春死于青春,生于少年死于少年也。 …… 进前而勿顾后,背黑暗而向光明,为世界进文...

Tcl

References: https://www.yiibai.com/tcl Tcl Tutorial https://www.youtube.com/watch?v=VkYufHa71Js&list=PLtChGkQ0aIK-h8WHzPYHu9hwedupUM1Hm&index=2 learn-regex 怎么说...

Verilog课程设计

64x64bits unsigned integer multipiler

Project Address: https://github.com/liangchen01xz/verilog_course_design 作者按: 这是研一时一门课的课程设计,实现的功能是64x64位无符号整数乘法器,并且对其进行了前仿真、FPGA综合后仿真等操作。方案1和方案2是利用了16x16乘法器的小IP,时分复用,方案3同上一篇博...

EDA课程实践项目

64x64位乘法器

Reference: https://zhuanlan.zhihu.com/p/127164011 Project Address: https://github.com/liangchen01xz/EDA_course_design 作者按: 这是研一时一门课的课程设计,实现的功能是有符号无符号兼容的64x64位乘法器,并且对其进行了前仿真...

vcs仿真脚本

Project Address: https://github.com/liangchen01xz/vcs_script 在.bashrc中加入: 1 2 3 4 5 #Verdi ...

自用网盘

和彩云 百度网盘

Questasim波形显示状态机名称

Reference: https://www.cnblogs.com/xianyufpga/p/11326100.html 在do文件中加入以下代码 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 3...

Linux基操

Reference: The Art of Command Line <ctrl-r> <ctrl-w> <ctrl-u> <ctrl-k> <ctrl-a> <ctrl-e> <ctrl-l> <alt-b> <alt-f> <alt-.> 1 2 3 4 s...

Git自用命令

GIT CHEAT SHEET git clone ... git init ... git status git add ... git commit ... git commit --amend git log git remote -v git remote add ... git fetch git push git pull...